華為在上海舉行的IEEE國際電路與系統研討會（ISCAS）上，發表了一項名為「Tau（τ）縮放定律」的新原理，旨在為半導體產業未來發展提供全新指導方向。華為的何庭波在大會主題演講中，詳細介紹了這項原理及其相關技術。
何庭波在題為「新半導體路徑實踐」的演講中指出，主導半導體產業超過五十年的摩爾定律，近年來正面臨嚴峻的物理極限與逐漸遞減的經濟效益。全球產業普遍受到晶體管幾何縮放速度減緩，以及每個晶體管成本優勢被侵蝕的制約。業界面臨的迫切共同挑戰，是如何克服傳統製程的物理限制，並尋找一條可持續的新演進路徑，以應對日益增長的計算需求。
在此背景下，華為提出的τ縮放定律，建議以時間（τ）縮放取代傳統的幾何縮放，作為半導體及電子系統演進的新指導原則。基於此原理，該公司開發了「LogicFolding」等核心技術，並建立了一個涵蓋半導體器件、電路、晶片及系統的多層級協同優化機制。該機制旨在透過系統性地縮短時間常數τ，在各個層級提升性能、能源效率及晶體管密度。
具體實施層級包括：
- 器件層級：優化晶體管與互連線的電阻及寄生電容，從底層物理層面最小化器件級的時間常數τ。
- 電路層級：採用LogicFolding架構，打破傳統電路佈局的物理邊界，大幅縮短關鍵路徑的佈線，有效降低信號傳播的阻容負載，最終提升晶體管密度與電路性能。
- 晶片層級：運用軟件、架構與矽晶圓的全棧協同設計，實現對指令與數據流的精細化、工作負載驅動控制，提升系統級的並行度與效率，顯著減少端到端的執行時間。
- 系統層級：透過UnifiedBus重新定義計算系統的互連協議，為SuperPoDs實現統一內存尋址與本地化內存語義，大幅降低系統通信延遲。
何庭波在演講中進一步闡述了華為將τ縮放定律應用於智能手機與AI計算領域的案例。她透露，在過去六年間，華為已基於τ縮放定律設計並量產了381款晶片，服務於多個行業、領域及市場。計劃於2026年秋季推出的麒麟晶片，將是該公司首款採用LogicFolding架構的產品，此舉可望顯著提升晶片性能。華為預期，到2031年，其基於τ縮放定律設計的高端晶片，其晶體管密度將可達到相當於14埃（1.4納米）製程的水平。
展望未來，何庭波表示：「我們相信，開放與協作是推動半導體產業持續進步的關鍵。沒有任何一家公司能夠在半導體演進的道路上獨立找到所有答案。透過τ縮放定律，我們期望與全球各地的科學家、工程師及行業夥伴緊密合作，共同推動半導體及電子產業的可持續發展。」
資料來源: https://www.huawei.com/en/news/2026/5/ieee-iscas-tau-scaling
